화웨이, 신호 전달 시간 단축 중심 '타오의 법칙' 공개
기존 미세공정 경쟁 대신 설계·구조 혁신으로 방향 전환
EUV 없이 1.4나노 수준 구현 가능 주장
미국 제재 속 중국식 반도체 자립 전략 본격화
[파이낸셜뉴스] 중국 화웨이가 반도체 업계의 오랜 기준이었던 '무어의 법칙'을 넘어서는 새로운 개념인 '타오의 법칙'을 제시하며 2031년까지 1.4나노급 수준의 트랜지스터 밀도를 구현하겠다고 밝혔다. 미국의 대중국 반도체 제재로 극자외선(EUV) 노광장비 확보가 막힌 상황에서 설계·구조 혁신을 통해 첨단 공정 격차를 줄이겠다는 전략으로 해석된다.
26일(현지시간) 중국 경제매체 제일재경 및 사우스차이나모닝포스트(SCMP) 등에 따르면 화웨이 반도체 사업을 총괄하는 허팅보 하이실리콘 총재는 전날 콘퍼런스 연설에서 '반도체의 새로운 경로 탐색 및 실천'을 주제로 이 같은 구상을 공개했다.
그는 "기존 무어의 법칙이 트랜지스터 크기를 줄이는 공간 축소에 초점을 맞췄다면, 타오의 법칙은 신호 전달 시간을 단축하는 시간 축소 개념에 집중한다"고 설명했다. 20여년 동안 화웨이 반도체 사업을 이끌어온 허 총재가 공개 석상에서 장시간 직접 발표에 나선 것 자체가 매우 이례적이라는 평가다.
'타오'는 물리학에서 시간상수를 뜻하는 개념이다. 시스템 내부에서 신호가 전달되는 데 필요한 기본 시간을 의미한다. 화웨이는 로직폴딩 기술 등을 활용해 신호 전달 시간을 줄이면 EUV 장비 없이도 반도체 성능을 대폭 향상할 수 있다고 주장했다.
허 총재는 "지속 가능한 진화를 위한 방법을 찾았다"며 "포화 상태도, 단순한 연장도 아닌 거대한 도약이 될 것"이라고 말했다. 이어 "올해 겨울 전에 업계 전체를 놀라게 할 결과물을 공개하겠다"고 강조했다.
화웨이는 지난 6년 동안 타오의 법칙에 기반한 반도체 381종을 설계·양산했다고 밝혔다. 또 올가을 처음으로 로직폴딩 기술을 전면 적용한 치린(기린) 칩도 공개할 예정이다.
특히 화웨이는 타오의 법칙을 적용하면 5년 뒤 트랜지스터 밀도가 1.4나노 공정 수준에 도달할 수 있다고 주장했다. 현재 업계에서는 TSMC가 2028년 하반기, 삼성전자가 2029년께 1.4나노 양산에 들어갈 것으로 전망된다. 화웨이 계획이 현실화할 경우 중국이 첨단 반도체 경쟁에서 선두권과의 격차를 상당 부분 줄일 수 있다.
SCMP는 "현재 화웨이·중신궈지(SMIC)와 TSMC 간 기술 격차가 약 5년 수준으로 평가된다"며 "화웨이가 새로운 설계 패러다임을 통해 추격에 나섰다"고 분석했다.
화웨이가 실제로 1.4나노 수준 칩 양산에 성공할 경우 EUV 장비 없이는 5나노 이하 첨단 공정 구현이 어렵다는 업계 통념 자체가 흔들릴 수 있다.
현재 미국 정부는 네덜란드 ASML의 EUV 노광장비 대중국 수출을 차단하고 있다. 중국 반도체 산업은 그동안 이 장비 확보 문제를 최대 병목으로 꼽아왔다.
시장도 즉각 반응했다. 하이실리콘 협력사인 SMIC 주가는 이날 홍콩 증시에서 장중 10% 넘게 급등했다.
다만 업계에서는 회의적인 시각도 적지 않다. 엔비디아와 AMD 등 글로벌 반도체 기업들도 이미 무어의 법칙 이후 시대를 대비해 칩렛, 3차원(3D) 패키징, 소프트웨어 최적화 등 다양한 접근법을 시도하고 있기 때문이다.
후옌핑 상하이재경대학 석좌교수는 "타오의 법칙이 완전히 새로운 개념인지, 아니면 결국 업계 전반이 함께 가는 방향인지는 검증이 필요하다"고 지적했다.
허 총재는 이날 '다층 전자 시스템의 시간 축소 이론' 논문도 함께 공개했다.
km@fnnews.com 김경민 기자
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