기계연, '제조 비용 절감' 차세대 반도체 패키징 기술 개발

한국기계연구원 자율제조연구소 반도체장비연구센터 송준엽 연구위원 연구팀. (기계연 제공)/뉴스1

(대전=뉴스1) 김태진 기자 = 국내 연구진이 생산성을 6.5배 높이고 제조 비용을 대폭 절감할 수 있는 차세대 반도체 패키징 기술을 개발했다.

이 기술은 300㎜ 원형 웨이퍼를 사용하는 기존 기술의 한계를 넘어 600㎜×600㎜ 크기의 사각형 대형 패널로 높은 생산성과 정밀도를 동시에 구현했다.

한국기계연구원은 자율제조연구소 반도체장비연구센터 송준엽 연구위원, 이재학 박사 연구팀이 한화정밀기계, 크레셈, 엠티아이와 600㎜ 대면적의 패널 위에서 고집적 다차원 반도체 패키징을 실현할 수 있는 FO-PLP 본딩 및 검사장비와 공정·소재 기술을 개발했다고 26일 밝혔다.

연구팀은 원형이 아닌 사각형의 600mm x 600mm 대면적 패널을 사용해 생산성을 극대화했다. 또 ±5㎛ 이내의 정밀도, 시간당 1만 개 이상의 칩 생산(CPH)이 가능한 높은 생산성의 본딩 장비, 1~2㎛급 분해능을 갖는 고속 대면적 검사장비를 개발했다.

송준엽 기계연 연구위원은 “FO-PLP 시장은 향후 5년간 연평균 성장률이 30%로 예측되는 고성장 분야”라며 “2030년 500억 달러 시장이 예상되는 반도체 패키지 시장은 FO-PLP 기술이 선도할 것으로 기대한다”고 말했다.

이번 연구는 산업통상자원부의 소재부품기술개발사업 지원으로 수행됐다.

기계연은 이날 서울 엘타워 루비홀에서 성과보고회를 개최해 한국반도체연구조합 및 한화정밀기계, 크레셈, 엠티아이와 차세대 반도체 FO-PLP 기술 실용화를 위한 업무협약을 체결하고 상용화에 힘을 모을 예정이다.