'작게' 넘어 '높게'의 시대…삼성전자, '초소형 적층 트랜지스터' 구현
세계 3대 반도체 학회서 기술 발표...최고 논문 선정
전력효율·성능 획기적 개선 가능성…AI칩 경쟁력 강화
[파이낸셜뉴스] 삼성전자가 세계 3대 반도체 학회 중 하나인 VLSI 심포지엄에서 업계 최초로 구현한 초소형 수직 적층 트랜지스터 기술을 발표했다. 해당 논문은 1000여편의 논문들을 제치고 최고 평가를 받으며 '베스트 페이퍼'에 선정됐다.
17일 업계에 따르면 삼성전자 반도체연구소는 이달 미국에서 열린 VLSI 심포지엄에서 업계 최소 크기의 수직 적층 트랜지스터(3D Stacked FET)를 구현한 연구 결과를 공개했다.
이번 연구의 핵심은 기존에 평면상에 배치하던 트랜지스터를 위아래로 적층한 구조를 구현한 데 있다. 트랜지스터는 전류의 흐름을 제어하는 반도체의 기본 소자로, 중앙처리장치(CPU)와 그래픽처리장치(GPU) 등 모든 반도체 칩을 구성하는 핵심 부품이다.
수직 적층 구조는 이미 메모리 반도체 분야에서 검증된 기술이다. 삼성전자의 V낸드(V-NAND)와 고대역폭메모리(HBM) 등이 대표적 사례다. 삼성전자 연구팀은 이러한 적층 개념을 로직 반도체 영역으로 확장했다. 각 층에 3개의 나노시트 채널을 적용해 전류가 흐르는 통로를 넓히는 동시에, 위아래 트랜지스터 간 전기적 간섭을 차단하는 중간 절연층 기술을 개발하는 데 성공했다. 아울러 업계 최소 수준의 게이트 간격(Gate Pitch) 기록도 경신했다. 기존 업계 최고 수준인 48나노미터(nm)보다 좁은 42nm를 구현했다. 게이트 간격은 트랜지스터의 가로 길이를 의미하는 핵심 미세화 지표다.
이번 성과는 반도체 미세화의 한계를 극복할 수 있는 새로운 방향을 제시했다는 평가를 받는다. 지금까지는 트랜지스터를 얼마나 작게 만들 수 있는지가 경쟁력의 핵심이었다면, 앞으로는 얼마나 효율적으로 수직 적층할 수 있는지가 중요해질 수 있다는 의미다.
트랜지스터를 수직으로 쌓을 경우 동일 면적에서 차지하는 공간이 절반 수준으로 줄어들어 단위 면적당 집적도를 이론적으로 2배까지 높일 수 있다. 같은 크기의 웨이퍼에 더 많은 트랜지스터를 구현할 수 있어 성능 향상과 전력 효율 개선 효과를 동시에 기대할 수 있다.
성능 향상 효과도 크다. 기존 반도체 공정은 세대가 바뀔 때마다 성능이 약 15% 안팎 개선되는 것이 일반적이다. 반면 수직 적층 구조는 동일 면적 내 트랜지스터 수를 두 배로 늘릴 수 있어 이론적으로 성능 역시 100% 향상될 수 있다.
전력 효율 측면에서도 장점이 크다. 더 작은 면적에서 더 많은 연산을 수행할 수 있어 인공지능(AI)과 고성능컴퓨팅(HPC)용 차세대 프로세서에 적합한 기술로 평가된다.
업계에서는 이번 연구가 2나노 이하 초미세 공정 시대 이후 반도체 산업의 새로운 발전 방향을 제시한 것으로 보고 있다. 수평 방향 미세화 중심의 경쟁에서 벗어나 수직 적층을 통한 집적도 향상이 차세대 로직 반도체의 핵심 기술로 자리 잡을 가능성이 높다는 분석이다. one1@fnnews.com 정원일 기자
