KAIST IDEC·삼성전자, 14나노 FinFET 첨단 반도체 공정 최초 지원

[파이낸셜뉴스] KAIST(한국과학기술원)에서 삼성전자의 14나노 FinFET(Fin Field Effect Transistor, 핀 전계효과 트랜지스터) 첨단 공정을 활용해 실제 반도체 칩을 설계·제작하고 성능까지 검증할 수 있는 길이 열렸다.

KAIST 반도체설계교육센터(IC Design Education Center, IDEC)는 지난 15일 IDEC 동탄교육장에서 삼성전자와 '시스템반도체 14나노 공정 지원'을 위한 협약을 체결했다고 16일 밝혔다. 이번 협약은 정부 지원사업인 '반도체핵심IP 설계전문인력양성사업'을 기반으로 추진됐으며, 국내 대학원생과 연구자들에게 첨단 공정 기반의 설계와 칩 제작 경험을 제공해 대학의 시스템반도체 설계 교육을 실전 중심으로 강화하는 것이 목적이다.

1995년 설립된 KAIST IDEC은 국내 시스템반도체 설계 전문인력 양성을 선도해 온 연구센터다. 이번 14나노 공정 지원을 위해 고사양 서버와 첨단 설계 툴을 갖춘 전용 설계 인프라를 구축했으며, 14나노 공정 설계 기술을 지원할 전문 연구인력도 배치해 전국 대학 연구실이 공동으로 활용할 수 있는 지원 체계를 마련했다.

반도체 칩 제작은 설계한 회로를 실제 웨이퍼에 구현하고 성능을 검증하는 핵심 과정이다. 그러나 첨단 공정은 높은 제작 비용과 전문 설계 환경이 필요해 개별 대학이 독자적으로 활용하기 어려웠다. 특히 이번에 지원되는 14나노 FinFET 공정은 한 차례 칩 제작에 약 60억 원이 소요되는 첨단 공정으로, 대학에서는 사실상 접근이 어려운 기술이었다.

FinFET(Fin Field Effect Transistor, 핀 전계효과 트랜지스터)은 반도체 내부에서 전류가 흐르는 통로를 물고기 지느러미(fin)처럼 입체적으로 세운 구조의 트랜지스터 기술이다. 기존 평면 구조보다 전류를 더욱 정밀하게 제어할 수 있어 같은 면적에서도 성능을 높이고 전력 소모를 줄일 수 있으며, 스마트폰 AP(Application Processor, 애플리케이션 프로세서), 인공지능(AI) 반도체, HPC(High Performance Computing, 고성능 컴퓨팅) 등 빠른 연산과 낮은 전력 소모가 동시에 필요한 첨단 시스템반도체에 널리 활용된다.

삼성전자는 연간 MPW(Multi-Project Wafer, 여러 설계팀의 칩을 하나의 웨이퍼에 함께 제작하는 방식)를 통해 △14나노 FinFET 공정 1회(48개)를 비롯해 △28나노 LPP(Low Power Plus, 저전력 공정) 2회(96개) △28나노 FD-SOI(Fully Depleted Silicon-On-Insulator, 완전 공핍 실리콘 절연막 기반 공정) 1회(48개) △130나노 BCDMOS(Bipolar-CMOS-DMOS, 바이폴라·CMOS·DMOS를 결합한 고전압 아날로그 공정) 2회(40개) 등 다양한 공정 기반의 칩 제작을 지원한다.

이를 통해 향후 5년간 총 1160개의 칩 제작 기회가 국내 대학에 제공되며, 매년 약 600명의 대학원생과 연구자가 실제 칩 설계와 제작·검증 과정에 참여할 것으로 예상된다.
14나노 공정은 2025년 시범 프로그램을 통해 사전 준비와 공정 안정성 검증을 마쳤다. 이번 협약으로 전국 대학 연구실은 KAIST IDEC이 구축한 첨단 설계 환경을 공동으로 활용해 14나노급 칩 설계와 제작에 도전할 수 있게 됐다. 높은 제작 비용과 설계 환경 구축 부담으로 첨단 공정 참여가 쉽지 않았던 대학 연구 현장에도 실질적인 교육·연구 기회가 확대될 것이라는 기대다.

jiany@fnnews.com 연지안 기자