TSMC, 1.6나노 개발 완료… 칩 패러다임 다시 쓴다

독자기술 SPR 적용해 웨이퍼 뒷면에서 전력 공급
N2P보다 속도 8~10%↑·전력소비 15~20%↓
AI·HPC 겨냥해 올해 4·4분기 양산
2028년 1.4나노 A14 양산에도 청신호

[파이낸셜뉴스] 세계 최대 반도체 파운드리(위탁생산) 업체인 대만 TSMC가 1.6나노미터(nm·10억분의 1m)급 차세대 공정인 'A16' 개발과 검증을 마쳤다. 인공지능(AI) 반도체의 성능 경쟁이 미세공정뿐 아니라 전력을 얼마나 효율적으로 공급하느냐로 확산되는 가운데 TSMC가 웨이퍼 뒷면을 활용한 차세대 전력 공급 기술을 앞세워 첨단 파운드리 주도권 굳히기에 나섰다.

20일 자유시보 등 대만 언론에 따르면 TSMC는 옹스트롬(Å·100억분의 1m)급 A16 공정의 개발과 검증을 완료했다. A16은 TSMC의 나노시트 트랜지스터와 독자적인 웨이퍼 후면 전력 공급 기술인 '슈퍼 파워 레일(SPR)'을 결합한 공정이다.

기존 반도체는 웨이퍼 앞면에 데이터가 이동하는 신호 배선과 전력을 공급하는 배선을 함께 배치한다. 반도체 회로가 미세해지고 집적도가 높아질수록 두 배선이 한정된 공간을 놓고 경쟁하면서 병목 현상이 커질 수밖에 없다.

TSMC는 A16에서 전력 공급망을 웨이퍼 뒷면으로 옮겼다. 웨이퍼 앞면은 신호 전달에 집중하도록 하고 뒷면에서 각각의 트랜지스터로 전력을 직접 공급하는 방식이다. 이를 통해 신호 배선 공간을 확보하는 동시에 전력 손실을 줄여 성능과 전력 효율을 끌어올렸다. 기존 웨이퍼의 게이트 밀도와 설계 면적 등을 최대한 유지해 기존 설계와 호환성도 높였다.

TSMC와 국제반도체학회인 VLSI 심포지엄 자료에 따르면 A16은 TSMC의 2나노 개량형인 N2P와 비교해 같은 전압에서 처리 속도가 8~10% 빨라진다. 같은 속도를 낼 경우 전력 소비는 15~20% 줄고 칩 집적도는 8~10% 높아진다. 복잡한 신호 배선과 고밀도 전력 공급이 필요한 AI와 고성능컴퓨팅(HPC)용 반도체에 특히 적합하다. A16은 올해 4·4분기 양산에 들어갈 예정이다.

A16은 TSMC가 2028년 양산을 목표로 개발하고 있는 1.4나노급 A14로 넘어가는 과정에서도 중요한 역할을 할 전망이다. A14는 2나노 N2와 비교해 같은 전력에서 속도를 최대 15% 높이고 같은 속도에서는 전력 소비를 최대 30% 줄이는 것을 목표로 하고 있다. 논리회로 집적도 역시 20% 이상 높일 계획이다. TSMC는 "현재 A14 개발이 순조롭게 진행되고 있으며 수율도 당초 계획을 웃돌고 있다"고 밝혔다.

AI 반도체 수요가 폭증하면서 TSMC의 투자 규모도 커지고 있다. TSMC 이사회는 지난 11일 첨단 공정과 첨단 패키징 등의 생산능력 확대를 위해 294억4250만달러(약 41조원) 규모의 자본지출을 승인했다.

생산능력 부족으로 경쟁사와 협업도 확대되고 있다. TSMC는 첨단 패키징 기술인 '칩 온 웨이퍼 온 서브스트레이트(CoWoS)' 생산능력이 AI 반도체 수요를 따라가지 못하면서 일부 패키징 물량을 인텔의 말레이시아 공장으로 넘긴 것으로 전해졌다.

[email protected] 김경민 기자